"2040년엔 0.3나노급 경쟁…HBM은 36단까지 쌓는다"

[이데일리 조민정 기자] “현재 기술은 2나노(nm, 1나노는 10억분의 1)급 공정인데 2040년엔 0.3나노급 시대가 열릴 전망이다.”

양준모 나노기술종합원 박사는 11일 인터컨티넨탈 서울 파르나스 호텔에서 열린 ‘반도체 기술 로드맵 포럼’에서 이렇게 말했다. 양 박사는 “2030년부터 반도체는 미세화의 한계에 도달할 것”이라며 “공정기술과 설계를 공조해서 개발해야 한다”고 내다봤다. 그는 현재 인공지능(AI) 시장을 이끄는 고대역폭메모리(HBM)의 경우 2040년엔 36단 제품까지 개발될 것으로 전망했다.

양준모 나노기술종합원 박사는 11일 인터컨티넨탈 서울 파르나스 호텔에서 열린 ‘반도체 기술 로드맵 포럼’에서 소자 및 공정 기술 분야의 장기적 전망을 발표하고 있다.(사진=조민정 기자)

반도체공학회는 이날 포럼에서 15년 후 우리나라 반도체 기술의 발전 동향 및 전망을 제시하는 자리를 가졌다. 반도체가 한국의 국가 산업으로 자리 잡은 만큼 단기적, 중기적 전망을 넘어 장기적으로 내다보고 기술적으로 준비하자는 취지다. 현재 중국의 추격과 함께 파운드리(반도체 위탁생산) 1위인 대만 TSMC의 첨단 공정도 위협적으로 성장하고 있어 반도체 패권 전쟁이 격화하는 탓이다.

소자 및 공정 기술 분야의 전망을 발표한 양 박사는 “공정 미세화를 위해선 트랜지스터를 CFET로 개발해야 한다”고 말했다. 현재 반도체 트랜지스터 구조는 핀펫(FinFET)에서 게이트 올 어라운드(GAA)로 진화하는 과정을 거치고 있다. GAA는 전류가 흐르는 채널을 3면으로 활용하던 핀펫과 달리 4면을 활용해 성능 및 전력 효율성이 높다.

CFET는 GAA 구조의 트랜지스터를 수직으로 쌓아 올려서 만든 구조로 한 단계 더 높은 기술이다. 빌딩처럼 위로 쌓으면 면적 절감 효과로 효율이 증가한다는 특징이 있다. 아직 삼성전자나 TSMC 등 글로벌 반도체 업계에서 구체적인 기술이나 로드맵을 발표한 건 없다.

양 박사는 “삼성전자가 3나노에 GAA를 선제적으로 도입했지만 사실상 TSMC처럼 2나노부터 GAA를 본격 적용할 것”이라며 “2030년 정도가 되면 1나노 공정에 돌입할 전망”이라고 말했다.

소자기술 로드맵 개요.(사진=조민정 기자)

메모리에서도 ‘적층’이 미래를 좌우할 기술로 꼽혔다. 양 박사는 “2030년부터 D램의 핵심 구성 요소인 커패시터(전하를 일시적으로 저장하는 소자)가 기존 수평에서 수직으로 적층하는 3D 스택으로 갈 것”이라고 설명했다. 3D D램은 셀 자체를 수직으로 적층하는 D램으로, 2031년 이후 상용화에 도달할 것으로 전망되는 차세대 기술이다.

D램의 선폭은 내년 12나노급에서 2040년 7나노급으로 발전할 것으로 예상된다. 이에 따라 AI 시장에서 메모리 주도권을 쥐고 있는 HBM의 경우 내년 12단에서 2040년 36단까지 올라갈 전망이다. 현재 HBM 시장을 선도하는 SK하이닉스(000660)는 HBM3E 12단 제품을 이번 분기에 출하할 예정이며, HBM3E 16단 제품은 내년 상반기 중 공급할 계획이다.

또 다른 적층 경쟁이 펼쳐지는 낸드플래시는 내년 400단에서 2034년 2000단까지 개발될 전망이다. 현재 기술로는 적층에 한계가 있는 탓에 2000단부터는 고급 패키징의 핵심으로 꼽히는 멀티 웨이퍼 본딩 기술이 활용될 계획이다. 웨이퍼 본딩은 한 개가 아닌 두 개의 웨이퍼를 이용해 반도체를 생산하는 기술이다. 낸드의 고단화와 D램의 집적화를 위해 논의되고 있다.

양 박사는 “2025~2031년까지 단기적으로 보면 우선 GAA 소자 양산의 수율을 확보해 기술을 극복해야 하는 과제가 있다”며 “플래시메모리의 경우 새로운 방식의 차세대 비휘발성 메모리가 개발되고 있지만 기존 소자를 대체하기에 기술적 이슈가 있어 쉽진 않을 것”이라고 강조했다.